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[전자회로] MOSFET 해석 및 대신호, 소신호 모델

conjunction — Sun, 1 Feb 2026 21:04:25 +0900

지금까지 MOSFET에 관해 정리한 내용 중 실제 회로 해석에서 중요한 수식과 symbol, 해석 방법등을 살펴보자.

우선 BJT와 마찬가지로 화살표는 drain 전류의 방향을 나타낸다. 또한 화살표가 위치한 곳이 항상 source이다. NMOS의 경우 MOS를 빠져나가는 방향의 화살표가 될 것이다. NMOS를 해석하는 방식을 순차적으로 살펴보겠다.
1. V_GS를 구한다. 만약 V_GS<V_tn이라면 Cut-off(차단), V_GS>V_t라면 continuity(도통)이다. Cut-off라면 개방으로 취급한다. continuity라면 2번으로 넘어간다.
2. V_DS를 구한다. V_DS<V_OV라면 Triode, V_DS>V_OV라면 Saturation이다. 만약 V_DS를 구할 수 없는 경우라면 두 영역중 하나를 가정하고 V_DS를 구하여 가정이 옳았는 지 따지며 해석한다. Triode라면 3번, Saturation이라면 4번으로 넘어간다.
3. $I_{D} = k'_{n}\left( \frac{W}{L} \right)\left( (v_{GS}-V_{tn})v_{DS}-\frac{1}{2}v^2_{ds} \right)$로 전류를 구한다.
4. $I_{D} = \frac{1}{2} \mu_{n}C_{ox}\left( \frac{W}{L} \right)v_{OV}^2$로 전류를 구한다.

PMOS의 경우 MOS를 들어오는 방향의 화살표를 가진다. 마찬가지로 해석 방식을 순차적으로 살펴보자.
1. V_GS를 구한다. 만약 V_SG<|V_tp|이라면 Cut-off(차단), V_SG>|V_t|라면 continuity(도통)이다. Cut-off라면 개방으로 취급한다. continuity라면 2번으로 넘어간다.
2. V_SD를 구한다. V_SD<|V_OV|라면 Triode, V_SD>|V_OV|라면 Saturation이다. 만약 V_DS를 구할 수 없는 경우라면 두 영역중 하나를 가정하고 V_DS를 구하여 가정이 옳았는 지 따지며 해석한다. Triode라면 3번, Saturation이라면 4번으로 넘어간다.
3. $I_{D} = k'_{p}\left( \frac{W}{L} \right)\left( (v_{GS}-|V_{tp}|)v_{DS}-\frac{1}{2}v^2_{ds} \right)$로 전류를 구한다.
4. $I_{D} = \frac{1}{2} \mu_{p}C_{ox}\left( \frac{W}{L} \right)v_{OV}^2$로 전류를 구한다.

대신호 모델 및 소신호 모델

대신호 모델은 매우 간단하다. NMOS의 경우 전류는 drain->source의 방향의 전류만 존재하므로 G와 S사이는 개방한다. D와 S 사이에는 Triode, Saturation일 땐 전류원이 존재한다. Deep Triode일 땐 저항 R_on이 존재하고 값은 위에서 구한 저항 값을 사용하면 된다.

소신호 모델도 어렵지 않게 구할 수 있다. 마찬가지로 G와 S 사이는 개방하고 D와 S사이에만 전류가 흐른다. 전류는 트랜스컨덕턴스 g_m과 V_GS의 곱으로 나타낸다. 채널 변조 효과를 고려하면 저항 r_O를 추가해야 한다. 이 효과는 상대적으로 작기에 r_O는 다음과 같이 정리된다.

$$
\begin{aligned}
r_O &= \left( \frac{\partial I_D}{\partial V_{DS}} \right)^{-1} \\
&= \frac{1}{\frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_{TH})^2 \cdot \lambda} \\
r_O &\approx \frac{1}{\lambda I_D}
\end{aligned}
$$

[전자회로] channel length modulation

conjunction — Sun, 1 Feb 2026 21:01:02 +0900

Pinch-Off를 다루면서 drain 전압이 높아짐에 따라 채널이 끊기는 위치가 source쪽으로 이동하는 것을 확인했다. 이는 곧 drain 전압이 높아질 수록 채널이 짧아지는 것을 의미한다. I_D 식에서 알 수 있듯 drain 전류는 채널 길이에 반비례 하므로 V_DS가 증가하여 L이 줄어들면 I_D 역시 증가하게 된다.

즉, 실제로는 Saturation 영역에서 정전류처럼 동작하는 것이 아니라 V_DS에 비례하여 전류가 약간씩 증가한다. 이는 BJT에서 다룬 얼리 효과와 유사하다.

이제 이러한 채널 길이 변조 효과를 고려하면 drain 전류 식은 수정된다.
$$
I_{D} = \frac{1}{2}k'_{n}\left( \frac{W}{L} \right)(v_{GS}-V_{tn})^2(1+\lambda v_{DS})
$$
여기서 $\lambda$는 채널 길이 변조 계수이다. 이는 얼리 전압 때와 마찬가지로 증가하는 선들을 뒤로 쭉 그어 접점을 찍었을 때의 값 $V_{A}$의 역수를 의미한다.

+

채널이 짧아질 수록 저항 성분이 줄어드니 전류가 더 잘 흐를 것이란 것은 납득 가능하다. 채널이 짧아졌음에도 drain 전압 역시 커졌으니 전계가 강하게 나타나 끊어진 채널을 전자가 넘어올 수 있음 역시 납득 가능하다.

그런데 drain 전압이 너무 강하여 채널이 정말 짧아진다면? 여전히 강한 전계로 이를 끌어올 수 있을까? 그럼 처음부터 채널을 형성할 필요 없이 아주 강한 drain 전압을 인가하면 안될까?

아쉽게도 절대 안된다. 먼저 위의 두 질문은 drain 전압이 증가함에 따라 함께 증가하는 pn junction의 depletion region을 전혀 고려하지 않은 질문이다.

채널이 매우 짧아질 정도의 drain 전압이 인가되었다면 이미 depletion region은 매우 두꺼워져, source와 drain이 서로 맞닿는 정도가 된다. 이는 곧 항시적으로 연결된 채널의 역할을 한다. 그런데 공핍층을 통해 전류가 흐를 수 있냐? 흐를 수 있다.

drain 전압이 증가하여 depletion이 맞닿게 된 상태에서 계속해서 전압이 증가하면 더 이상 depletion region은 확장 될 수 없다. 그럼 계속 강해지는 전계는 모두 맞닿은 지점에 인가되고, 이는 곧 전자를 유도하게 된다(DIBL?). 전류가 흐르게 된 것이다. 이러한 현상을 Punch Through라고 한다. 이제 MOS는 더 이상 스위치/증폭기로써 동작하지 않고 계속 전류만 흘려보내게 된다.

[전자회로] MOSFET 트랜스컨덕턴스

conjunction — Sun, 1 Feb 2026 20:58:55 +0900

I_D와 V_DS의 관계만을 고려했을 때, 트랜스컨덕턴스를 구할 수 있다.
$$
g_{DS} = [\mu_{n}C_{ox}\left(\frac{W}{L} \right)(v_{GS}-v_{t})]
$$
컨덕턴스 값을 결정하는 요소를 크게 3가지로 나눠 볼 수 있다.

1. $\mu_{n}C_{ox} ( =k'_{n})$: 이는 MOSFET 생산 과정에서 결정되는 요소이다. 전자의 이동도, oxide의 커패시턴스 값을 의미하고, 비단 생산 과정 뿐 아니라 다양한 요소에 의해 변화한다. 예를 들어 이동도는 gate 전압이 너무 강하면 수직 방향 전계가 강하게 작용하여 되려 이동도가 감소할 수 있고, 불순물이 많아도 감소할 수 있다. 혹은 수평 전계가 너무 강하게 작용하여 속도 포화에 다다르면 변화될 수 있다. oxide 커패시턴스는 앞서 본 바와 같이 산화막의 두께와 유전율에 따라 결정된다.

2. $\frac{W}{L}$: 채널의 폭과 길이이다. 이는 설계자 입장에서 가장 조정하기 좋은 부분이다. 특히나 폭 W를 많이 조정하는데, 길이 L의 경우 최소 길이로 통일시키는 것이 최적화에 유리하기 때문이다.

3. $v_{GS}-v_{t}(=v_{OV})$: gate 전압이 커질 수록, 전류 역시 증가한다. 채널 폭이 넓어졌으니 당연한 것이다. 이를 V_DS와 I_D 사이의 그래프로 나타내면, V_GS가 증가함에 따라 기울기가 증가함을 확인할 수 있다. (V_DS<V_OV)

컨덕턴스를 구했으니 저항 성분 역시 나타낼 수 있다.
$$
\begin{aligned}
r_{DS} &= \frac{1}{g_{DS}} \\
r_{DS} &= \frac{1}{(\mu_n C_{ox})(W/L)v_{OV}} \\
r_{DS} &= \frac{1}{(\mu_n C_{ox})(W/L)(v_{GS} - V_t)}
\end{aligned}
$$

[전자회로] MOSFET의 기본 동작 - 3 (V_DS의 증가, Saturation)

conjunction — Sun, 1 Feb 2026 20:58:00 +0900

이제 V_DS의 전압을 인가하고, 증가시켜 보자. 마찬가지로 V_GS>V_t만큼의 gate 전압이 인가되어 있다. 채널이 형성되어 있는데, 이때 채널은 drain 영역에 가까워질 수록 낮은 전압을 가진다. (drain 전압만큼 gate 전압이 감쇠되기 때문이다). 이는 곧 수직 방향의 전계를 약화시키게 되고, drain에 가까워질 수록 채널은 좁아지게 된다.

채널에서 전압의 증가는 선형적으로 나타나는데, source의 전압과 drain의 전압에 의해 감쇠되는 V_OV의 값을 고려하여 평균 전압을 계산할 수 있다.

source는 GND, drain은 V_DS만큼의 전압이 인가되므로 source에서 수직 전계에 기여하는 전압은 V_OV, drain에서는 V_OV - V_DS가 된다. 이를 유효 전압이라고도 한다. (수직 전계는 곧 gate 전압이 만들고, 이것이 채널에 기여한다.)
$$
\begin{aligned}
&\ Average\,\,\,Voltage = \frac{v_{OV} + (v_{OV}-v_{DS})}{2} = v_{OV}-\frac{v_{DS}}{2}
\end{aligned}
$$
평균 전압을 drain 전류 공식에 대입하여 drain/source에 인가된 전압의 영향까지 고려한 수식을 모델링 할 수 있다.
$$
\begin{aligned}
&\ I_{D} = \left[ \mu_{n}C_{ox}\left( \frac{W}{L} \right)\left( v_{OV} - \frac{1}{2}v_{DS} \right) \right]v_{DS} \\ \\
&\ I_{D} = k'_{n}\left( \frac{W}{L} \right)\left( (v_{GS}-V_{t})v_{DS}-\frac{1}{2}v^2_{ds} \right) \quad (alternate\,\,form)
\end{aligned}
$$

그런데 V_DS가 증가함에 따라 전류는 계속해서 증가할 수 있을까? 그렇지 않다.

만약 V_DS가 V_OV만큼 증가한다면 drain에서의 유효전압은 0이 된다. drain 영역의 채널은 아예 끊어진 형태가 될 것이고 이러한 현상을 Pinch-Off라고 한다.

여기서 V_DS를 더 증가시킨다면 채널은 아예 drain에서 멀어져 source쪽으로 끌려간다.

그럼 채널이 끊어졌으니 더 이상 전류가 흐를 수 없는 것 아닌가 싶겠지만, 그렇지 않다. 채널은 끊어졌지만, 끊어진 지점이 drain과 가까이 위치하므로 drain-source 사이의 전계가 강하게 작용한다.

이 전계에 의해 Pinch-off가 발생한 끝단에서 drain까지 전자가 이동할 수 있게 된다. 하지만 V_DS를 늘린다고 전류가 늘어나는 것도 아니다. V_DS를 V_OV보다 높여도, 그 증분은 모두 drain의 depletion region에 흡수되어 채널에 기여하지 않는다. 또한 아무리 전계가 강해져도 전자의 이동속도를 무한정 증가시킬 수는 없기에 전류는 일정한 값을 유지한다.

이러한 동작을 Saturation 동작이라 한다.(만약 gate 전압을 증가시킨다면 채널 자체가 넓어져 더 많은 전류가 흐를 수 있긴 하다, 또한 실제 MOSFET은 V_DS를 증가시키면 Saturation 영역이라도 drain 전류가 약간 증가한다. 이는 2차 효과에서 자세히 다룬다).

Pinch-Off가 발생했을 때, drain 전류를 모델링해보자. 핵심은 V_DS = V_OV가 되는 시점이 Triode영역과 Saturation영역을 구분하는 지점이라는 것이다. 그러므로 I_D 공식에 V_DS = V_OV를 대입하면 어렵지 않게 식을 구할 수 있다.
$$
I_{D} = \frac{1}{2} \mu_{n}C_{ox}\left( \frac{W}{L} \right)v_{OV}^2
$$

[전자회로] MOSFET의 기본 동작 - 2 (V_DS의 인가, Triode)

conjunction — Sun, 1 Feb 2026 20:54:54 +0900

지금까지는 V_GS만 조정하였고, 전류를 흘려보내기엔 gate 전압을 인가하는 것만으로 충분치 않다. 이제 source/drain의 전압도 조정하며 drain 전류를 정성적으로 분석하겠다.

V_GS>V_t를 가정하고, V_DS에 양의 전압을 인가해보자. (drain과 source는 전압에 따라 구분된다. 전압이 높은 쪽이 drain, 낮은 쪽이 source이고 본래 구조는 npn의 대칭임을 생각했을 때, 이는 전혀 문제되지 않는다).

형성된 채널의 전자들은 V_DS가 인가되는 순간 이동한다. drain에서 source방향으로 형성된 전계의 힘을 받기 때문이다. 즉 드리프트 전류가 흐르게 된다.

그렇다면 이번엔 전류를 정량적으로 모델링하여 분석해보자. 전류 I = Q/t로 모델링 가능하다.

Q는 채널의 전하량이라면 시간 t는 어떻게 구할 것인가? 거리/속력으로 치환해도 좋을 것 같다. 채널의 거리를 L, 속력을 V_d라고 하겠다. I = V_d(Q/L)이 된다.

이때 전하의 속력은 어렵지 않게 구할 수 있다. 드리프트 속력은 $V_{d} = \mu E$이고, $E=\frac{v_{DS}}{L}$이므로 $V_{d} = \frac{\mu_{n}v_{DS}}{L}$이 된다.

또한 Q/L역시 다음과 같이 $C_{ox}Wv_{OV}$로 치환할 수 있다. 이제 이를 대입하면 I를 구할 수 있다.

$$
\begin{aligned}
&\ I_{D} = V_{d} \frac{Q}{L} \\
&\ V_{d} = \frac{\mu_{n}v_{DS}}{L}\quad\quad \frac{Q}{L} = C_{ox}Wv_{OV} \\
&\ I_{D} = \mu_{n}C_{ox}\left( \frac{W}{L} \right)v_{OV}v_{DS}\\
&\ I_{D} = [\mu_{n}C_{ox}\left( \frac{W}{L} \right)(v_{GS}-v_{t})]v_{DS}
\end{aligned}
$$

요약을 올리고 마무리한다.

[전자회로] MOSFET의 기본 동작 -1 (V_GS의 인가, Cutoff)

conjunction — Sun, 1 Feb 2026 20:47:54 +0900

MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 BJT와 유사한, 일종의 전압종속 전류원이다. 하지만 BJT와는 근본적으로 차이가 있다. 우선 구조를 파악해보자.

(N-channel MOSFET, NMOS)

크게 4가지 영역으로 구별해서 보면 좋다. gate, source, drain, substrate(bulk)이다. gate에 양의 전압을 인가하여 동작과 함께 구조를 파악하겠다.

gate 단자에는 metal이 존재한다 (Polysilicon을 사용하기도 한다). 이는 전압을 인가하여 채널을 형성하기 위함이다. 현재 gate에는 양의 전압이 인가되어 있다. 그러므로 metal의 하단에는 양전하가 몰려있다.

아래로 몰린 양전하는 gate 하단의 P-type substrate에 위치한 정공에 척력을 가한다. 자연스레 gate 하단 부분(이자 source와 drain 사이)은 정공이 부족해지고, 상대적으로 전자가 많이 위치하게 된다(채널이 형성된 것, 혹은 Inversion layer가 형성되었다고도 한다).

여기서 drain/source에 적절한 전압을 인가하면 n+영역의 전자가 전계에 의해 drain->source 방향으로 채널을 따라 이동하여 전류가 흐른다. 참고로 gate의 metal과 substrate의 사이에는 SiO2가 존재한다. 이는 산화실리콘인데 유전체(절연체)로써 기판과 gate가 접촉하지 않도록 한다.

그런데 약간 이상한 지점이 있다. N+와 P-type substrate 사이에는 어떤 절연체도 존재하지 않아 정공과 전자가 결합하여 depletion region을 형성하는 것 아닌가? 실제로 그렇다. 이는 크게 2가지의 영향을 끼친다.

첫째, MOSFET의 전류는 채널을 통해서만 흘러야하므로 depletion region은 pn junction 사이 전류가 발생하는 것을 막아준다. (NMOS의 경우 body와 GND를 연결하여 body와 source/drain 사이 reverse bias를 인가하여 이를 강화한다).

둘째, pn junction에서 배웠듯 기생 커패시턴스를 형성한다.

다시 gate 전압을 인가하는 상황으로 돌아가자. 채널의 형성에는 조건이 있다. 전자가 gate아래에 충분히 축적되어야만 채널이 형성된다. 즉 충분한 gate 전압이 인가되어야 한다는 뜻이다. 채널이 형성되기 위한 최소한의 전압을 Threshold Voltage(문턱전압, V_t)라고 한다. 문턱전압을 초과하는 gate 전압을 overdrive voltage로 나타내기도 한다.

$$
v_{OV} = v_{GS} - V_{t}
$$

이제 채널을 정량적으로 분석해보자. 이를 위해 채널의 전하량을 구해야 하고, 이때 알아야 할 값은 oxide의 커패시턴스다. Q=CV의 공식에 C를 대입하면 채널을 형성하는 전하량도 구할 수 있기 때문이다.

먼저 $C= \epsilon\frac{A}{d}$이다. A는 면적, d는 두께, epsilon은 유전율을 의미한다. 면적을 폭과 길이의 곱으로 나타내어 A = WL로 치환하고 두께는 t로 표기한다면, 단위면적당 커패시턴스는 다음과 같다.
$$
C_{ox}= \frac{\epsilon_{ox}}{t_{ox}}
$$
이제 전체 커패시턴스 값을 Q = CV에 대입하면 채널의 총전하량은 다음과 같다.
$$
|Q| = C_{ox}(WL)v_{OV}
$$

[전자회로] 다이오드 응용

conjunction — Sun, 1 Feb 2026 20:44:11 +0900

단방향으로 전류를 흘리는 특성은 다양한 방식으로 응용될 수 있다.

반파 정류기는 이미 앞에서 다루었으니, 리플에 대해 다루어보자.

그림과 같이 커패시터를 병렬로 부착하는데, 이를 평활 커패시터라 한다.

t_1 의 경우, 다이오드는 동작하고 커패시터는 전압이 V_p가 될 때까지 충전된다.

t_1을 넘어서는 순간, 커패시터 전압 > 입력 전압이 되므로 커패시터는 방전된다. 이때 다이오드는 커패시터의 전압으로 인해 역방향 바이어스가 인가되어 있으므로 전류를 차단한다. 즉 방전되는 전하는 모두 저항으로 이동하여 천천히 감소하는 전압을 형성한다.

위의 과정이 t_2까지 이어진다. t_2 ~ t_3의 과정에서는 다시 충전이 일어나고, 그 후로는 반복된다. 여기서 천천히 감소되는 전압의 간격을 리플이라고 한다. (V_R)

정류기의 가장 큰 목표는 교류를 직류로 변환시키는 것이다. 이 과정에서 리플은 작을수록 좋다. 그래야만 일직선에 가까운 직류 전압이라고 볼 수 있기 때문이다.

리플을 줄이기 위해서는 단순히 커패시터의 정전 용량을 늘리는 것도 고려해 볼 수 있으나, 근본적으로 반파 정류가 아닌 전파 정류를 통해서 줄일 수 있다.

그렇다면 한 주기동안 발생하던 전압 감소가 반 주기 동안만 발생할 것이기 때문이다.

이제 전파 정류기를 보자. 크게 두 가지 방식이 존재하는데, 목표는 같다. 입력 전압이 양의 반주기든 음의 반주기든 부하 저항에는 항상 같은 방향의 전류가 흐르도록 하는 것이다.

먼저 중간 탭 정류기를 보자. 변압된 전압의 중간 지점을 기준으로 상단과 하단에 다이오드를 배치하였다.

V_in > 0이라면 상단의 다이오드 D_1이 동작하여 R_L에 흐르는 전류는 위->아래 방향으로 흐른다.

V_in < 0이라면 하단의 다이오드 D_2가 동작하여 R_L에 흐르는 전류는 여전히 위->아래 방향으로 흐른다.

이번엔 브리지 정류기를 보자.

V_in > 0 이면 다이오드 D_2, D_3에 순방향 바이어스가 인가되어 부하 저항에 흐르는 전류는 오른쪽->왼쪽으로 흐른다.

V_in < 0 이면 다이오드 D_1, D_4에 순방향 바이어스가 인가되어 부하 저항에 흐르는 전류는 오른쪽->왼쪽으로 흐른다.

마찬가지로 입력 전압과 무관하게 항상 동일한 방향으로 전류가 흘러, 출력 전압은 양의 전압만 존재한다.

이러한 전파 정류기에 평활 커패시터를 부착한다면, V_p에 도달하는 시간은 반파 정류기 대비 절반이 되어, 리플 역시 절반으로 감소할 것임을 예상해 볼 수 있다.

이외에도 여러 응용이 존재한다.

위의 회로는 클램퍼 회로이다.

V_in > 0인 경우, 다이오드는 역방향 바이어스가 인가되어 커패시터의 전압 + 입력 전압이 출력 전압으로 나타난다.

V_in < 0인 경우, 다이오드는 순방향 바이어스가 인가되는데, 이 경우 역시 커패시터의 전압 + 입력 전압이 출력 전압으로 나타난다.

일정 전압 모델로 분석하면 출력 전압의 피크 값은 다이오드의 문턱 전압만큼 더해진 전압이 나타날 것이다. 출력 전압 전체를 입력 전압 대비 커패시터 전압과 문턱 전압만큼 증가시키는 것이다.
(다이오드 방향에 따라 문턱 전압은 증가에 기여할 수도, 감소에 기여할 수도 있다.)

[전자회로] 다이오드 대신호 모델 및 소신호 모델

conjunction — Sun, 1 Feb 2026 20:43:35 +0900

다이오드의 전류-전압 특성은 지수 함수 형태를 띈다. 즉 비선형이다.

이는 매우 피곤한 특성이다. 손으로 계산이 불가능해진다.
(손으로 계산하는게 중요하냐고 할 수 있지만, 회로를 우선적으로 분석한 후 컴퓨터로 계산하는 것이 옳은 방향이므로 회로에 대한 이해를 위해서 꼭 필요한 과정이 아닐 수 없다)

하지만 매우 작은 신호의 변화에서 비선형인 지수 함수는 '거의' 직선과 근사하다.

즉, 선형적으로 근사할 수 있을 것 같다.

수학적 근사는 다음과 같이 표현된다.

$$
\begin{align*}
I_{D2} &= I_S \exp \frac{V_{D1} + \Delta V}{V_T} \\
&= I_S \exp \frac{V_{D1}}{V_T} \exp \frac{\Delta V}{V_T}.
\end{align*}
$$
$\Delta V\ll V_{T}$이면, $\exp(\Delta V / V_T) \approx 1 + \Delta V / V_T$이고, (테일러 근사)
$$
\begin{align*}
I_{D2} &= I_S \exp \frac{V_{D1}}{V_T} + \frac{\Delta V}{V_T} I_S \exp \frac{V_{D1}}{V_T} \\
&= I_{D1} + \frac{\Delta V}{V_T} I_{D1}.
\end{align*}
$$
가 된다. $I_{D2} - I_{D1} = \Delta I_{D}$이므로 다음과 같이 정리할 수 있다.
$$
\begin{align*}
\Delta I_D = \frac{\Delta V}{V_T} I_{D1}.
\end{align*}
$$
위의 식은 재밌는 결과를 보여준다. 지수 함수 형태가 사라지고, 선형 꼴을 띄고 있기 때문이다. 이러한 특성을 더욱 확실하게 확인하기 위해 $r_{d} = \frac{V_{T}}{I_{D}}$로 치환하여 식을 정리하면 아래와 같다.
$$
\Delta V=\Delta I_{D}r_{d}
$$
이는 곧 아주 작은 신호 변화를 해석하고자 하는 경우, 회로에서 다이오드를 저항으로 치환하여 계산하여도 문제가 없음을 보인다. (Razavi 교재의 예제 3.17과 3.21을 비교하여 풀어보라. 소신호 모델을 통해 큰 오차 없이 훨씬 더 간편한 회로 해석이 가능해짐을 알 수 있을 것이다.)

[전자회로] 다이오드 기본 동작

conjunction — Sun, 1 Feb 2026 20:42:56 +0900

이상적인 다이오드는 단방향으로 전류를 흘리는 소자이다.

애노드->캐소드 방향의 전류만 흘려보낸다.
(V_anode > V_cathode이면, 즉 순방향 바이어스가 인가될 때만을 말한다)

이상적인 다이오드는 단락 또는 개방 회로로 동작하므로 아래와 같이 표현 가능하다.

(왼쪽부터 단락, 개방, 다이오드)

위의 동작만으로 몇 가지 응용을 떠올릴 수 있다.

(V_s 는 교류 전압원이다.)

V_s > 0 인 경우, 다이오드에는 순방향 바이어스가 걸리고 전류가 흐른다.
(즉 V_o = V_s가 된다.)

V_s < 0인 경우, 다이오드에는 역방향 바이어스가 걸리고 전류는 차단된다. 전류가 흐르지 못하므로 V_o = 0이 된다.

즉 음의 반주기 동안, 출력 전압은 나타나지 못하고 이를 반파 정류기라 한다.

또 다른 응용을 살펴보자.

클리퍼 회로, 혹은 리미터 회로라고도 불린다.

V_i > 3V 인 경우, 다이오드는 동작한다. 다이오드가 동작하는 순간, 회로는 V_i와 3V가 병렬로 연결된 폐회로가 되는 것과 같다. 그러므로 V_o는 3V가 된다.

V_i < 3V 인 경우, 다이오드는 동작하지 않는다. 회로는 V_i가 존재하는 개방회로처럼 동작하여 개방 전압 V_o = V_i 가 된다.

위의 응용과 다이오드에 대한 설명은 동작 자체를 파악함에 있어 매우 유용하나, 세부적인 회로 해석 수행 시 잘못된 값을 도출할 여지가 있다. 다이오드의 문턱 전압이 고려되어 있지 않기 때문이다.

문턱 전압을 고려하는 모델은 지수 모델, 일정 전압 모델등이 존재한다.
(지수 모델은 다이오드의 지수적 동작 특성을 모두 고려한 모델, 일정 전압 모델은 문턱 전압만큼의 전압원과 직렬 연결된 다이오드로 치환하여 해석하는 모델, 혹은 지수 모델의 근사)

대부분의 경우에는 일정 전압 모델을 통한 해석으로 매우 적은 오차를 가진 결과를 얻을 수 있다.

일정 전압 모델은 회로에서 다음과 같이 나타낸다.

BJT 바이어스 회로

conjunction — Sun, 1 Feb 2026 20:40:27 +0900

BJT는 대부분의 경우 증폭 소자로 동작한다. (collector 전류와 base 전류와의 관계를 생각해보라. 혹은 전압원에 종속되는 전류원으로 동작을 생각해도 좋으나 대부분의 경우 초점은 증폭에 맞춰진다).

그런데 BJT에 어떤 바이어스가 인가되느냐에 따라 동작 특성이 변했고, 능동 영역을 제외하면 증폭을 수행하지 않았다. 그러므로 우리는 적절한 전류가(혹은 전압이) BJT에 인가되도록 회로를 구성할 필요가 있다.

먼저 바이어스 회로를 설계함에 앞서 해석을 배우고자 한다.

첫째, 신호가 없는 상태에서 직류 해석을 한다. 이는 위에서 설명한 차단/포화/능동 영역을 결정하고 각 노드의 전압 및 전류를 구하는 과정이다. 해석이 끝나면 동작 영역과 함꼐 소신호 파라미터가 결정된다.

둘째, 소신호 해석을 수행하는데, 소신호에 대한 회로의 응답을 살펴보고 전압 이득이나 입출력 임피던스를 계산한다. 소신호 해석에서 관심사는 말 그대로 신호의 미세한 변화이므로 독립 전압원, 전류원은 전부 접지에 연결 및 개방하여 고려 대상에서 제외한다.

결국 DC 해석에서 독립 전원의 영향을 고려하고, 소신호 해석에서 신호의 영향을 고려하여 이 둘을 중첩한다고 보면 좋다. 설계도 비슷한 과정으로 진행된다. 소신호 파라미터를 만족할 회로를 구성하고, 실제 소신호에 대한 응답이 필요 사양에 부합하는지 검토한다.

이제 바이어스 동작점을 해석하고 설계해보자. 크게 두 가지를 원한다. 첫째, 트랜지스터의 증폭률이 제각각이어도 collector 전류는 일정하길 원한다. 둘째, 온도가 변해도 전류가 일정하길 원한다.

우선 첫 번째로 해볼 수 있는 것은 base와 V_CC의 연결이다. 액티브 영역에서 동작하려면 항상 순방향 바이어스가 인가되어야 하기 때문이다. 물론 전압원과 base 사이에 저항이 필요할 것이다. 이를 통해 V_BE를 조정할 수 있다. V_BE는 대부분의 경우 0.7~0.8V의 범위 안에 들어오며 대체로 상수로 간주될 수 있음을 상기하자. I_B에 대한 식을 세워보자.
$$
I_{B} = \frac{V_{CC} - V_{BE}}{R_{B}}
$$
(V_B = V_BE = V_B - V_E 이다. emitter가 접지되어 있기 때문이다.)

증폭률을 통해 collector 전류도 구할 수 있다.
$$
I_{C} = \beta\frac{V_{CC} - V_{BE}}{R_{B}}
$$
이제 V_CE도 구할 수 있다.
$$
V_{CE} = V_{CC} - I_{C}R_{C} = V_{CC} -\beta\frac{V_{CC} - V_{BE}}{R_{B}}R_{C}
$$
V_CE를 굳이 구할 필요가 있냐? 할 수 있는데 BJT가 능동 영역에서 동작하는지 확인하기 위해서 필요하다. V_CE = V_C - V_E, V_BE = V_B - V_E이므로 V_CE와 V_BE의 대소 비교를 통해 V_CB의 값을 비교할 수 있다. V_C가 V_B보다 크다면 능동 영역에서 동작하는 것이다.

큰 흐름을 보면 $I_{B}\to I_{C}\to V_{CE}$의 순서로 회로를 해석했다. 그런데 V_BE는 값이 오락가락할 수 있다. V_CC = V_BE가 I_B를 결정하는 주요한 값인데, V_CC가 작아질 수록 V_BE의 변화는 collector 전류에 크게 영향을 준다. (V_BE는 온도 변화에 의해 변화가 나타나거나, 애초에 BJT들마다 약간씩 다른 값을 가질 수 있다).

또한 beta 역시 collector 전류에 큰 영향을 주는데, beta도 상당히 큰 폭으로 변할 수 있는 파라미터이므로 위의 바이어스 회로는 collector 전류를 일정하게 유지하기에 매우 부적절하다.

이를 보완하고자 바이어스 회로에 저항을 추가하였다. R2가 추가되었고, V_BE는 새로이 계산될 필요가 있다.

$$
V_{X} = \frac{R_{2}}{R_{1}+R_{2}}V_{CC}
$$
(emitter가 접지되어 있으므로 V_X = V_BE나 마찬가지다.)

이제 collector 전류를 다시 구해보자.
$$
I_{C} = I_{S}\exp\left( \frac{R_{2}}{R_{1}+R_{2}} \cdot \frac{V_{CC}}{V_{T}}\right)
$$
더 이상 collector 전류는 beta에 종속되지 않는다. 단 base 전류가 무시 가능할 수준으로 작은 값인지 확인해야 할 것이다. 이 역시 base 전류가 매우 작다고 가정한 후 회로를 해석하고, 실제 base 전류를 계산해봐야 한다. 만약 작지 않다면 다시 해석해야 한다.

이 회로는 바로 해석하기 어려우므로 테브넌 등가회로로 변환한 후 해석하는 것이 좋다.
$$
\begin{aligned}
&\ V_{Th} = \frac{R_{2}}{R_{1}+R_{2}}V_{CC} \\ \\
&\ R_{Th} = \frac{R_{1}R_{2}}{R_{1}+R_{2}}\quad(=\,R_{1} || R_{2})
\end{aligned}
$$
이제 변환한 값들로 collector 전류를 나타내면 다음과 같다.
$$
I_{C} = I_{S}\exp\left( \frac{V_{Th} - I_{B}R_{Th}}{V_{T}}\right)
$$
실제 해석에서 $I_{C} = \beta I_{B}$와 함께 연립하여 해석하면, I_C와 I_B를 구할 수 있다. (만약 계산기의 도움 없이 풀고 싶다면, V_BE를 상정해두고 I_B를 구한 후 I_C를 구하고 다시 V_BE를 구하고... 이를 반복).

이제 beta의 변화에 대한 안정성은 R_TH를 조정함으로써 어느정도 확보 가능하나, 여전히 V_Th에 의한 collector 전류 변화가 문제가 된다. (실제 계산해보면 저항 오차에 따라 V_X가 바뀌는데, collector 전류는 V_X에 의해 지수적으로 증가하여, 저항값 1%의 오차는 collector 전류에 대략 36%의 오차를 유발한다. 즉 써먹기에 영 좋지 않다).

새로운 저항 R_E가 추가되었다. 이는 emitter 축퇴라고도 불리는데 회로의 성질을 꽤 많이 바꾸나 우선은 대략적으로 R1, R2, 혹은 V_CC에 의해 발생하는 오차를 일부 흡수하는 역할이라고 생각하자. 마찬가지로 base 전류를 무시한채 바이어스 전류를 구해보자. V_X는 이전과 동일하다. V_P를 구할 수 있고 (V_X - V_BB), 이를 통해 I_E를 구할 수 있다.
$$
I_{E} = \frac{V_{P}}{R_{E}} = \frac{1}{R_{E}}(V_{CC}\frac{R_{2}}{R_{1}+R_{2}}-V_{BE} ) \approx I_{C}
$$
위의 식을 통해 R_E를 키우면 I_C(와 I_E)가 오차 변화에도 크게 변화하지 않을 것을 기대해 볼 수 있다.

+
emitter 축퇴가 오차를 흡수하는 원리
1. 외부 요인(온도나 저항 오차)에 의해 I_C가 증가한다.
2. I_E도 함께 증가하여 V_E가 증가한다.
3. V_BE가 감소하여 I_C가 감소한다.
4. 전류가 안정되었다. 만약 저항 R_E가 클 수록 V_E의 증가도 커지고 I_C의 감소도 커진다.